Pirmais uzdevums, kurš tika paveikts, lai izveidotu aritmētiski loģisku ierīci (ALU - arithmetic logic unit), kura summē divus 8 bitu – viena baita – skaitļus, bija nelielas blokshēmas izveide, lai varētu saprast to, kas pa soļiem ir jāveic (kādas shēmas jāizveido), lai sintezētu šo ierīci no dažādām loģiskajām shēmām.
8 bitu skaitļi tiek padoti uz A un B reģistru ieejām no datu kopnēm ar „1” jeb augsta signāla līmeņa un „0” jeb zema signāla līmeņa palīdzību, pienākot takts signālam jeb „clock”.
Šie signāli var tikt realizēti kā 5 V sprieguma pieslēgšana un atslēgšana, izmantojot dažādus slēdžus, tranzistorus, pogas vai cita veida loģiku.
Kad bija izveidota neliela blokshēma vispārīgajai ALU darbībai, tālāk sākās aritmētiski loģiskās ierīces (ALU) realizācija.
Pirmā ALU daļa, kura tika realizēta, bija 8 bitu virknes pārbīdes A reģistrs (skatīt 1.1.att.).
1.1.att. 8 bitu virknes pārbīdes reģistrs
Lai realizētu šo reģistru, tika izmantotas jau gatavas D tipa trigeru shēmas, no kurām tika izveidots virknes pārbīdes reģistrs, kurš, pienākot takts signālam, pārbīda ieejā padoto bitu par vienu vietu tālāk uz izejas pusi.
Kopumā šādai reģistra shēmai bija nepieciešami 8 D tipa trigeri, kuru visas takts signālu ieejas tika savienotas kopā, bet katra iepriekšējā D trigera izeja bija pievienota pie nākamās trigera datu jeb D ieejas, lai pārbīde notiktu virknes veidā. Šāda slēguma izveide nozīmēja to, ka, lai tajā varētu ierakstīt 8 bitus, ir nepieciešami 8 takts signāli. Lai pēc darba beigšanas šie reģistri tiktu iztīrīti no informācijas, visa informācija tiktu izdzēsta, papildus tika izveidots neliels vadības signāls, kurš atiestatīja visus D trigerus (poga ar nosaukumu „reset”).
Kad tika izveidots A reģistrs, kurš veic ieejā padoto datu (bitu) pārbīdi uz summatora A ieejām attiecīgi pa atbilstošajām kārtām (LSB – jaunākās kārtas biti un MSB – vecākās kārtas biti), tālāk sekoja B reģistra izveide.
Atšķirībā no A reģistra šim reģistram bija jāveic datu pārbīde virknes veidā uz summatora B ieejām, bet tajā pašā laikā šim reģistram bija jāspēj pildīt akumulatora funkcija jeb datu uzglabāšana no summatora izejas paralēlā veidā, tas nozīmēja to, ka šim reģistram ir jābūt universālam.
Universālais reģistrs sastāvēja no 8 D tipa trigeriem un vēl 8 loģiskajām shēmām, kuras saturēja tādus loģiskos elementus kā UN, NE un VAI, kas sniedza iespēju pārslēgt šī reģistra ierakstīšanas režīmus (virknes vai paralēlo).
Pirmo 8 takts signāla impulsu laikā šis reģistrs darbojas tikai kā virknes pārbīdes reģistrs, lai tajā ierakstītie dati jeb biti tiktu padoti uz 8 bitu paralēlā summatora B ieejām (attiecīgi pa kārtām). Pienākot 9 takts impulsam, šim reģistram jau ir jābūt pārslēgtam paralēlā ierakstīšanas režīmā, lai tajā varētu saglabāt iegūto summu (summas saglabāšanas momentā tiek izpildīta akumulatora funkcija). B reģistra pārslēgšana notiek manuāli pēc 8. takts signāla impulsa, izmantojot universālā reģistra (skatīt 1.2.att.) datu ielādes līniju, uz kuru tiek padots augsts signāla līmenis jeb „1” (iespējams realizēt dažādi).
Ja uz universālā reģistra ielādes līniju tiek padots „1”, tad dati reģistrā tiek ierakstīti paralēlā veidā, ja „0”, tad dati tiek ierakstīti virknes veidā no datu kopnes ieejā.
Vēl šim reģistram pēc summas saglabāšanas tajā bija jāveic tāda funkcija kā datu pārbīde uz izejas datu kopni, kur šie dati tika attēloti pa vienam bitam.
Summas datu pārbīde uz izeju šajā gadījumā notiek tikai pēc 9.takts signāla impulsa, jo pirms tam ir iespējams pārbīdīt tikai to informāciju, kura ir ierakstīta no ieejas datu kopnes.
Šajā nolūkā tika realizēta neliela loģiskā shēma no viena UN elementa ar divām ieejām, kura ļauj datus pārbīdīt uz izejas kopni tikai tad, kad ir atslēgta paralēlā datu ierakstīšana B reģistrā. Šāda funkcija ļauj redzēt to, kad B reģistra izejā parādās signāla augstais līmenis jeb „1”, jo tikko tas notiek, sāk spīdēt gaismas diode, kad parādās zemais līmenis jeb „0” (tiek padots uz datu kopni), gaismas diode nespīd.
Vēl šim reģistram bija kopīga atiestatīšanas jeb „reset” funkcija ar A reģistru, lai pēc summēšanas un datu ierakstīšanas visi tā trigeri būtu iztīrīti no informācijas jeb atrastos „clear” stāvoklī.
1.2.att. 8 bitu universālais B reģistrs
Pēdējā lielā aritmētiski loģiskās ierīces daļa bija 8 bitu paralēlā summatora shēma. Šī shēma tika izveidota, minimizējot pilnā summatora loģisko shēmu (skatīt 1.3.att.).
1.3.att. 1 bita pilnais summators
1.4.att. 1 bita pilnā summatora Karno kartes
Šīs 1 bita pilnā summatora loģiskās shēmas minimizācijas vienādojums bija šāds: Cout=A*Cin+B*Cin+A*B (pārnesei), bet S=A*B̅*C̅in+A̅*B*C̅in+A̅*B̅*Cin+A*B*Cin (summai).
Kopumā 8 bitu paralēlajam summatoram bija nepieciešamas 8 šādas loģiskās shēmas, kuras bija savienotas savā starpā tā, lai pēc summas iegūtā pārnese Cout tiktu padota uz nākamā summatora ieejas pārnesi Cin, kas vēlāk tiktu pieskaitīta summai. Uz visām 8 bitu paralēlā summatora A un B ieejām tika padoti dati jeb biti no A un B reģistru atbilstošās kārtas (jaunākās vai vecākās ) trigeru izejām, kuri vēlāk tika summēti paralēlā veidā un ierakstīti B reģistrā paralēlā veidā, pienākot 9.takts signāla impulsam.
Ja summēšanas laikā radās pārpilde jeb angliski „overflow”, tad šī pārpilde tika attēlota ar gaismas diodes palīdzību.
Pārpildi bija iespējams novērot arī vēl pirms summēšanas, kad tikko visi reģistros ierakstītie biti bija padoti uz summatoru, tāpēc, lai varētu aplūkot pārpildi gan pirms summēšanas, gan arī pēc, tika izveidota neliela loģiskā shēma ar UN elementu, kura atļauj redzēt pārpildes stāvokli tad, kad notiek paralēlā ierakstīšana B reģistrā jeb jau pēc summēšanas un arī pirms tās.
Kad shēma bija izveidota, tālāk tika veikta tās darbības pārbaude, kuras rezultātā tika secināts, ka izveidotā aritmētiski loģiskā shēma darbojas pareizi, jo, ja ieejā tika padotas divas 8 bitu skaitļu virknes, tad tās tika summētas pareizi, un rezultāts tika ierakstīts B reģistrā tā uzglabāšanai, bet, ja summēšanas laikā radās pārpilde, tad tā tika attēlota, izmantojot gaismas diodi, kura bija pieslēgta pie D trigera izejas.
1.5.att. Aritmētiski loģiskās ierīces shēma